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DTK.700.350.175.087-192.NSIH.txt
@@ -0,0 +1,229 @@ | @@ -0,0 +1,229 @@ | ||
1 | +//------------------------------------------------------------------------------ | ||
2 | +// Magiceyes Boot Header Format | ||
3 | +//------------------------------------------------------------------------------ | ||
4 | + | ||
5 | +4648424D // 0x000 : Header ID = 0x4648424D ("MBHF") | ||
6 | + | ||
7 | +00200000 // 0x004 : Bootcode size | ||
8 | +80000000 // 0x008 : Bootcode Load address | ||
9 | +80000000 // 0x00C : Bootcode Excute address | ||
10 | + | ||
11 | +//------------------------------------------------------------------------------ | ||
12 | +// OPTION | ||
13 | +//------------------------------------------------------------------------------ | ||
14 | +// [0] : Update DRAM configuration | ||
15 | +// [1] : PHYZQENB | ||
16 | +// [2] : PHYDLOCK | ||
17 | +// [3] : Update Fast Channel Arbiter | ||
18 | +// [4] : Update Slow Channel Arbiter | ||
19 | +// [5] : Change PLL | ||
20 | +// [6] : Update MCUS | ||
21 | +// [7] : Writes memories : Addr, Data, Addr, Data, .... , 0 (End) | ||
22 | +// [31:8] : Reserved for future use. must be 0 | ||
23 | +//------------------------------------------------------------------------------ | ||
24 | +//000000C0 // 0x010 : OPTION | ||
25 | +000000E7 // 0x010 : OPTION | ||
26 | +00000000 // 0x014 : DELAY - Delay counter, 0 ~ 0xFFFFFFFE | ||
27 | + | ||
28 | +//------------------------------------------------------------------------------ | ||
29 | +// MCU-D registers | ||
30 | +//------------------------------------------------------------------------------ | ||
31 | +//02C00134 // 0x018 : CONFIG ; // 0x00 | ||
32 | +//32A11055 // 0x01C : TIME0 ; // 0x04 | ||
33 | +////00008002 // 0x020 : ENABLE ; // 0x08 | ||
34 | +////00008007 // 0x020 : ENABLE ; // 0x08 | ||
35 | +//00008003 // 0x020 : ENABLE ; // 0x08 | ||
36 | +//65220100 // 0x024 : TIME1 ; // 0x10 | ||
37 | +//20184200 // 0x028 : FASTCH[0] ; // 0x20 | ||
38 | +//21080A10 // 0x02C : FASTCH[1] ; // 0x24 | ||
39 | +//00084210 // 0x030 : FASTCH[2] ; // 0x28 | ||
40 | +//06D1040C // 0x034 : SLOWCH[0] ; // 0x2C | ||
41 | +//107338A4 // 0x038 : SLOWCH[1] ; // 0x30 | ||
42 | +//0005A92F // 0x03C : SLOWCH[2] ; // 0x34 | ||
43 | +//00000000 // 0x040 : DQSOFFSET ; // 0x94 | ||
44 | +//F001D9DE // 0x044 : PHYDLL ; // 0x98 | ||
45 | +//00000000 // 0x048 : PHYMODE ; // 0x9C | ||
46 | +//00000003 // 0x04C : DLLLOCKSTART; // 0xA0 | ||
47 | +//0000003B // 0x050 : DLLLOCKFORCE; // 0xA4 | ||
48 | +//00000002 // 0x054 : ZQSTART ; // 0xAC - for Manul ZQ | ||
49 | +//00000015 // 0x058 : ZQFORCE ; // 0xB0 - for Manul ZQ | ||
50 | +//00000075 // 0x05C : ZQENB ; // 0xB4 | ||
51 | +//00000001 // 0x060 : UPDATE ; // 0xB8 | ||
52 | + | ||
53 | +// 400 Mhz | ||
54 | +02c10134 // 0x018 : CONFIG ; // 0x00 | ||
55 | +3200f055 // 0x01C : TIME0 ; // 0x04 | ||
56 | +00008003 // 0x020 : ENABLE ; // 0x08 | ||
57 | +85223b00 // 0x024 : TIME1 ; // 0x10 | ||
58 | +20184200 // 0x028 : FASTCH[0] ; // 0x20 | ||
59 | +21080A10 // 0x02C : FASTCH[1] ; // 0x24 | ||
60 | +00084210 // 0x030 : FASTCH[2] ; // 0x28 | ||
61 | +06D1040C // 0x034 : SLOWCH[0] ; // 0x2C | ||
62 | +107338A4 // 0x038 : SLOWCH[1] ; // 0x30 | ||
63 | +0005A92F // 0x03C : SLOWCH[2] ; // 0x34 | ||
64 | +00000000 // 0x040 : DQSOFFSET ; // 0x94 | ||
65 | +7000A0A6 // 0x044 : PHYDLL ; // 0x98 | ||
66 | +00000000 // 0x048 : PHYMODE ; // 0x9C | ||
67 | +00000003 // 0x04C : DLLLOCKSTART; // 0xA0 | ||
68 | +00000014 // 0x050 : DLLLOCKFORCE; // 0xA4 | ||
69 | +00000002 // 0x054 : ZQSTART ; // 0xAC - for Manul ZQ | ||
70 | +00000015 // 0x058 : ZQFORCE ; // 0xB0 - for Manul ZQ | ||
71 | +00000074 // 0x05C : ZQENB ; // 0xB4 | ||
72 | +00000001 // 0x060 : UPDATE ; // 0xB8 | ||
73 | + | ||
74 | + | ||
75 | +//------------------------------------------------------------------------------ | ||
76 | +// CLKPWR registers | ||
77 | +//------------------------------------------------------------------------------ | ||
78 | +//00000F01 // 0x064 : U32 CLKMODE[0] ; PLL0 / 2 / 16 | ||
79 | +//00000700 // 0x064 : U32 CLKMODE[0] ; PLL0 / 0 / 8 | ||
80 | +//00000300 // 0x064 : U32 CLKMODE[0] ; PLL0 / 0 / 4 | ||
81 | +//00000103 // 0x064 : U32 CLKMODE[0] ; PLL0 / 4 / 2 | ||
82 | +//00000101 // 0x064 : U32 CLKMODE[0] ; PLL0 / 2 / 2 | ||
83 | +//00000400 // 0x064 : U32 CLKMODE[0] ; PLL0 / 1 / 5 | ||
84 | +00000300 // 0x064 : U32 CLKMODE[0] ; PLL0 / 1 / 4 | ||
85 | + | ||
86 | +//00001733 // 0x068 : U32 CLKMODE[1] ; FCLK / 4 / 8 / 2 | ||
87 | +00001131 // 0x068 : U32 CLKMODE[1] ; FCLK / 2 / 2 / 2 | ||
88 | +//00001137 // 0x068 : U32 CLKMODE[1] ; FCLK / 4 / 1 / 2 | ||
89 | +//00001101 // 0x068 : U32 CLKMODE[1] ; PLL0 / 2 / 2 / 2 | ||
90 | + | ||
91 | +000d5E01 // 0x06C : U32 PLLSET[0] ; @700Mhz | ||
92 | +//000D0801 // 0x06C : U32 PLLSET[0] ; P=3, M=264, S=1 | ||
93 | +//000C8501 // 0x06C : U32 PLLSET[0] ; P=3, M=133, S=1 | ||
94 | +//000d5E01 // 0x06C : U32 PLLSET[0] ; P=3, M=350, S=1 -> 700 Mhz | ||
95 | + | ||
96 | +//000D2703 // 0x070 : U32 PLLSET[1] ; P=3, M=295, S=3 -> 147.500000 Mhz | ||
97 | +00090003 // 0x070 : U32 PLLSET[1] ; P=2, M=256, S=3 -> 192.000000 Mhz | ||
98 | + | ||
99 | + | ||
100 | +//------------------------------------------------------------------------------ | ||
101 | +// MCUS | ||
102 | +//------------------------------------------------------------------------------ | ||
103 | +// static1 : 3-3-16-3-3 | ||
104 | +4000039E // 0x074 : MEMBW | ||
105 | +2F222220 // 0x078 : MEMTIMEACS[0] | ||
106 | +0000F000 // 0x07C : MEMTIMEACS[1] | ||
107 | +2F222220 // 0x080 : MEMTIMECOS[0] | ||
108 | +00000300 // 0x084 : MEMTIMECOS[1] | ||
109 | +0F0F0F05 // 0x088 : MEMTIMEACC[0] | ||
110 | +0F010F0F // 0x08C : MEMTIMEACC[1] | ||
111 | +04000000 // 0x090 : MEMTIMEACC[2] | ||
112 | +0F0F0F05 // 0x094 : MEMTIMESACC[0] | ||
113 | +0F010F0F // 0x098 : MEMTIMESACC[1] | ||
114 | +00000000 // 0x09C : MEMTIMESACC[2] | ||
115 | +00000000 // 0x0A0 : MEMTIMEWACC[0] | ||
116 | +00000000 // 0x0A4 : MEMTIMEWACC[1] | ||
117 | +00000000 // 0x0A8 : MEMTIMEWACC[2] | ||
118 | +2F222220 // 0x0AC : MEMTIMECOH[0] | ||
119 | +00000300 // 0x0B0 : MEMTIMECOH[1] | ||
120 | +2F222220 // 0x0B4 : MEMTIMECAH[0] | ||
121 | +00000300 // 0x0B8 : MEMTIMECAH[1] | ||
122 | +00000000 // 0x0BC : MEMBURST | ||
123 | +00000000 // 0x0C0 : Reserved | ||
124 | +00005555 // 0x0C4 : MEMWAIT | ||
125 | + | ||
126 | +// static1 : 1-1-3-1-1 | ||
127 | +//4000039E // 0x074 : MEMBW | ||
128 | +//2F222200 // 0x078 : MEMTIMEACS[0] | ||
129 | +//0000F000 // 0x07C : MEMTIMEACS[1] | ||
130 | +//2F222200 // 0x080 : MEMTIMECOS[0] | ||
131 | +//00000300 // 0x084 : MEMTIMECOS[1] | ||
132 | +//0F0F0205 // 0x088 : MEMTIMEACC[0] | ||
133 | +//0F010F0F // 0x08C : MEMTIMEACC[1] | ||
134 | +//04000000 // 0x090 : MEMTIMEACC[2] | ||
135 | +//0F0F0205 // 0x094 : MEMTIMESACC[0] | ||
136 | +//0F010F0F // 0x098 : MEMTIMESACC[1] | ||
137 | +//00000000 // 0x09C : MEMTIMESACC[2] | ||
138 | +//00000000 // 0x0A0 : MEMTIMEWACC[0] | ||
139 | +//00000000 // 0x0A4 : MEMTIMEWACC[1] | ||
140 | +//00000000 // 0x0A8 : MEMTIMEWACC[2] | ||
141 | +//2F222200 // 0x0AC : MEMTIMECOH[0] | ||
142 | +//00000300 // 0x0B0 : MEMTIMECOH[1] | ||
143 | +//2F222200 // 0x0B4 : MEMTIMECAH[0] | ||
144 | +//00000300 // 0x0B8 : MEMTIMECAH[1] | ||
145 | +//00000000 // 0x0BC : MEMBURST | ||
146 | +//00000000 // 0x0C0 : Reserved | ||
147 | +//00005555 // 0x0C4 : MEMWAIT | ||
148 | + | ||
149 | +//------------------------------------------------------------------------------ | ||
150 | +// Reserved : | ||
151 | +//------------------------------------------------------------------------------ | ||
152 | +C000A0E4 // 0x0C8 : GPIOD ALTH | ||
153 | +55554000 // 0x0CC : GPIOD[31:23] = { SA[8], SD[15:8] } | ||
154 | +C000A120 // 0x0D0 : GPIOE ALTL | ||
155 | +00055555 // 0x0D4 : GPIOE[ 9: 0] = { SA[18:9] } | ||
156 | +00000000 // 0x0D8 | ||
157 | +00000000 // 0x0DC | ||
158 | +00000000 // 0x0E0 | ||
159 | +00000000 // 0x0E4 | ||
160 | +00000000 // 0x0E8 | ||
161 | +00000000 // 0x0EC | ||
162 | +00000000 // 0x0F0 | ||
163 | +00000000 // 0x0F4 | ||
164 | +00000000 // 0x0F8 | ||
165 | +00000000 // 0x0FC | ||
166 | +00000000 // 0x100 | ||
167 | +00000000 // 0x104 | ||
168 | +00000000 // 0x108 | ||
169 | +00000000 // 0x10C | ||
170 | +00000000 // 0x110 | ||
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182 | +00000000 // 0x140 | ||
183 | +00000000 // 0x144 | ||
184 | +00000000 // 0x148 | ||
185 | +00000000 // 0x14C | ||
186 | +00000000 // 0x150 | ||
187 | +00000000 // 0x154 | ||
188 | +00000000 // 0x158 | ||
189 | +00000000 // 0x15C | ||
190 | +00000000 // 0x160 | ||
191 | +00000000 // 0x164 | ||
192 | +00000000 // 0x168 | ||
193 | +00000000 // 0x16C | ||
194 | +00000000 // 0x170 | ||
195 | +00000000 // 0x174 | ||
196 | +00000000 // 0x178 | ||
197 | +00000000 // 0x17C | ||
198 | +00000000 // 0x180 | ||
199 | +00000000 // 0x184 | ||
200 | +00000000 // 0x188 | ||
201 | +00000000 // 0x18C | ||
202 | +00000000 // 0x190 | ||
203 | +00000000 // 0x194 | ||
204 | +00000000 // 0x198 | ||
205 | +00000000 // 0x19C | ||
206 | +00000000 // 0x1A0 | ||
207 | +00000000 // 0x1A4 | ||
208 | +00000000 // 0x1A8 | ||
209 | +00000000 // 0x1AC | ||
210 | +00000000 // 0x1B0 | ||
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213 | +00000000 // 0x1BC | ||
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