6b13f685e
김민수
BSP 최초 추가
|
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
51
52
53
54
55
56
57
58
59
60
61
62
63
64
65
66
67
68
69
70
71
72
73
74
75
76
77
78
79
80
81
82
83
84
85
86
87
88
89
90
91
92
93
94
95
96
97
98
99
100
101
102
103
104
105
106
107
108
109
110
111
112
113
114
115
116
117
118
119
120
121
122
123
124
125
126
127
128
129
130
131
132
133
134
135
136
137
138
139
|
#ifndef __FSL_IMMAP_H
#define __FSL_IMMAP_H
struct ccsr_ddr {
u32 cs0_bnds;
u8 res_04[4];
u32 cs1_bnds;
u8 res_0c[4];
u32 cs2_bnds;
u8 res_14[4];
u32 cs3_bnds;
u8 res_1c[100];
u32 cs0_config;
u32 cs1_config;
u32 cs2_config;
u32 cs3_config;
u8 res_90[48];
u32 cs0_config_2;
u32 cs1_config_2;
u32 cs2_config_2;
u32 cs3_config_2;
u8 res_d0[48];
u32 timing_cfg_3;
u32 timing_cfg_0;
u32 timing_cfg_1;
u32 timing_cfg_2;
u32 sdram_cfg;
u32 sdram_cfg_2;
u32 sdram_mode;
u32 sdram_mode_2;
u32 sdram_md_cntl;
u32 sdram_interval;
u32 sdram_data_init;
u8 res_12c[4];
u32 sdram_clk_cntl;
u8 res_134[20];
u32 init_addr;
u32 init_ext_addr;
u8 res_150[16];
u32 timing_cfg_4;
u32 timing_cfg_5;
u32 timing_cfg_6;
u32 timing_cfg_7;
u32 ddr_zq_cntl;
u32 ddr_wrlvl_cntl;
u8 reg_178[4];
u32 ddr_sr_cntr;
u32 ddr_sdram_rcw_1;
u32 ddr_sdram_rcw_2;
u8 reg_188[8];
u32 ddr_wrlvl_cntl_2;
u32 ddr_wrlvl_cntl_3;
u8 res_198[0x1a0-0x198];
u32 ddr_sdram_rcw_3;
u32 ddr_sdram_rcw_4;
u32 ddr_sdram_rcw_5;
u32 ddr_sdram_rcw_6;
u8 res_1b0[0x200-0x1b0];
u32 sdram_mode_3;
u32 sdram_mode_4;
u32 sdram_mode_5;
u32 sdram_mode_6;
u32 sdram_mode_7;
u32 sdram_mode_8;
u8 res_218[0x220-0x218];
u32 sdram_mode_9;
u32 sdram_mode_10;
u32 sdram_mode_11;
u32 sdram_mode_12;
u32 sdram_mode_13;
u32 sdram_mode_14;
u32 sdram_mode_15;
u32 sdram_mode_16;
u8 res_240[0x250-0x240];
u32 timing_cfg_8;
u32 timing_cfg_9;
u8 res_258[0x260-0x258];
u32 sdram_cfg_3;
u8 res_264[0x2a0-0x264];
u32 deskew_cntl;
u8 res_2a4[0x400-0x2a4];
u32 dq_map_0;
u32 dq_map_1;
u32 dq_map_2;
u32 dq_map_3;
u8 res_410[0xb20-0x410];
u32 ddr_dsr1;
u32 ddr_dsr2;
u32 ddr_cdr1;
u32 ddr_cdr2;
u8 res_b30[200];
u32 ip_rev1;
u32 ip_rev2;
u32 eor;
u8 res_c04[252];
u32 mtcr;
u8 res_d04[28];
u32 mtp1;
u32 mtp2;
u32 mtp3;
u32 mtp4;
u32 mtp5;
u32 mtp6;
u32 mtp7;
u32 mtp8;
u32 mtp9;
u32 mtp10;
u8 res_d48[184];
u32 data_err_inject_hi;
u32 data_err_inject_lo;
u32 ecc_err_inject;
u8 res_e0c[20];
u32 capture_data_hi;
u32 capture_data_lo;
u32 capture_ecc;
u8 res_e2c[20];
u32 err_detect;
u32 err_disable;
u32 err_int_en;
u32 capture_attributes;
u32 capture_address;
u32 capture_ext_address;
u32 err_sbe;
u8 res_e5c[164];
u32 debug[32];
u8 res_f80[128];
};
#endif /* __FSL_IMMAP_H */
|